Принципиальная схема сумматора 155

принципиальная схема сумматора 155
Для этой цели в МС К561ИП2 предусмотрены три дополнительных входа: A > B, A = B и A > B, к которым подводятся соответствующие выходы микросхемы, выполняющей сравнение младших разрядов. Логические функции двух аргументов и двухвходовые логические элементы. Для того, чтобы в первый триггер записать лог. 0 необходимо замкнуть ключ S1 и дождаться тактового импульса с генератора. Все три операнда и оба выходных разряда однобитные. Среднее время задержки распространения сигнала определяется лишь длительностью процесса рассасывания избыточных зарядов в базе инвертора и временем перезарядки паразитных емкостей, поэтому ключ является быстродействующим.


Таблица соответствия двоично-десятичного кода и десятичных цифр приведена в таблице 1. Таблица 1. Остальные комбинации двоичного кода в тетраде являются запрещенными. Выражения (6, 8) — это еще последовательный сумматор, т.к. c3 зависит от c2, c2 зависит от c1, а c1 зависит от c0. Выражения (7, 9) соответствуют уже параллельному, т.к. величина ci снимается с выхода предыдущего разряда, в котором она формируется параллельно из всех первичных переменных. Двоичный код, поданный на адресные входы определяет какой из входных сигналов X пройдет на выход Y. Обозначение в верхней части микросхемы MUX показывает, что это мультиплексор. Кроме счётного входа Т-триггер может иметь вход разрешения V (Рисунок 50,б). Сигнал на этом входе разрешает (при V=1) или запрещает (при V=0) срабатывание триггера от поступающих на вход T сигналов. Т-триггеры, имеющие дополнительный вход V, называются TV-триггерами.

Поэтому их обычно или объединяют между собой, если это не ведёт к превышению для предшествующего ЛЭ, или подключают к источнику питания +5 В через резистор R=1 кОм, ограничивающий входной ток. К каждому резистору можно подключать до 20 входов. Транзисторы VT2 и VT4 имеют канал n-типа и открыты при напряжениях на затворах, больших порогового значения. Схема параллельного сумматора с последовательным переносом приведена на рисунке 24, б). Количество сумматоров равно числу разрядов чисел. Итоговая аттестация по дисциплине предусмотрена в виде экзамена. Для реализации триггера на элементах И-НЕ дважды проинвертируем функцию Qn+1: Как следует из полученного выражения, исполнительными значениями сигналов здесь являются лог. «0», поэтому RS-триггер на элементах И-НЕ имеет инверсные статические входы. Принцип построения сумматоров Сумматор осуществляет арифметическое суммирование n-разрядных кодов X=(x(n-1),..,x0) и Y=(y(n-1),..,y0). Правила сложения двух одноразрядных двоичных чисел: 0 (+) 0 = 0 0 (+) 1 = 1 (+) 0 = 1 1 (+) 1 = 0 и перенос 1 в старший разряд.

Похожие записи: